設(shè)計驗證崗位職責(zé)（通用3篇）
設(shè)計驗證崗位職責(zé) 篇1
職責(zé)描述:
從事國家重大工程項目的fpga/ic設(shè)計及驗證工作，主要包括文檔審查、靜態(tài)時序分析、功能仿真、形式化驗證、板級測試等;
任職要求:
1)熟悉verilog/vhdl中的`一門語言，了解psl、sva等斷言;
2)具有較為扎實的數(shù)字芯片設(shè)計驗證基礎(chǔ)，熟悉fpga設(shè)計驗證流程;
3)熟悉ise、libero、quartus等fpga開發(fā)工具，modelsim/vcs仿真工具之一;
4)具有良好的團(tuán)隊合作精神、溝通協(xié)調(diào)能力及文字表達(dá)能力;
5)電路、通信、信號處理、計算機(jī)、微電子及相關(guān)專業(yè);
6)具有英語四級以上水平。
設(shè)計驗證崗位職責(zé) 篇2
崗位職責(zé)
1. 負(fù)責(zé)芯片正確性驗證和設(shè)計評估
2. 理解芯片相關(guān)功能，編寫驗證方案
3. 進(jìn)行代碼lint檢查和形式化驗證
4. 構(gòu)建驗證環(huán)境，編寫測試用例，運行芯片的RTL級/門級仿真
5. 運行回歸測試，進(jìn)行芯片的代碼和功能覆蓋率分析
6. 編寫驗證報告
職位要求
1. 本科及以上，高學(xué)歷者優(yōu)先
2. 計算機(jī)、自動化、通信、電子類專業(yè)優(yōu)先
3. 學(xué)過數(shù)字電路、計算機(jī)系統(tǒng)結(jié)構(gòu)、軟件編程等相關(guān)課程者優(yōu)先
4. 學(xué)過用過System VerilogUVMVerilogVHDL匯編語言腳本語言(ShellPerlPython)Linux基本操作者優(yōu)先
5. 有芯片設(shè)計驗證經(jīng)驗或者其他變成經(jīng)驗的'優(yōu)先
設(shè)計驗證崗位職責(zé) 篇3
工作職責(zé):
1)根據(jù)電子駐車系統(tǒng)(epb)算法代碼進(jìn)行控制算法驗證工作;
2)利用相關(guān)的工具，如tessy，qac，polyspace等進(jìn)行軟件單元測試;
3)編寫算法軟件單元測試用例;
4)撰寫控制算法軟件驗證相關(guān)的報告和文檔;
5)熟悉軟件釋放流程，管控軟件發(fā)布質(zhì)量。
優(yōu)先經(jīng)驗和技能:
1)精通控制理論;具有汽車系統(tǒng)動力學(xué)、制動系統(tǒng)等專業(yè)知識;
2)具有開發(fā)電子制動系統(tǒng)項目的`經(jīng)歷者優(yōu)先，包括epb、abs、tcs、esp等;
3)熟練使用matlab/simulink等建模工具;熟練使用tessy，qac，polyspace等測試軟件;熟悉c語言;
4)熟悉misra c規(guī)則;
5)有歐美外資、合資企業(yè)的工作經(jīng)歷者優(yōu)先。